隨著人工智能（AI）、機器學習（ML）等對數(shù)據(jù)處理能力要求的提升，處理器核心數(shù)量的倍數(shù)增加并不能帶來計算能力的倍數(shù)增加，嵌入FPGA的SoC則可以帶來更快數(shù)據(jù)處理能力，同時功耗也更低。
近日，基于現(xiàn)場可編程門陣列（FPGA）的硬件加速器器件和高性能嵌入式FPGA半導體知識產(chǎn)權（eFPGA IP）領導性企業(yè)Achronix半導體公司發(fā)布了專為AI/ML應用設計的第四代Speedcore eFPGA IP，Achronix 公司市場營銷副總裁Steve Mensor在媒體發(fā)布會上為大家解讀了Speedcore Gen4 eFPGA IP的全新優(yōu)勢。
Achronix 公司市場營銷副總裁Steve Mensor
對于AI、ML應用來說，摩爾定律在減速，而同時固定和無線網(wǎng)絡帶寬在急劇增加，處理能力走向邊緣，以及數(shù)十億物聯(lián)網(wǎng)設備的出現(xiàn)，意味著將帶來每秒數(shù)十億到數(shù)萬億次的運算。傳統(tǒng)云和企業(yè)數(shù)據(jù)中心計算資源和通信基礎設施無法跟上數(shù)據(jù)速率的指數(shù)級增長、快速變化的安全協(xié)議、以及許多新的網(wǎng)絡和連接要求。傳統(tǒng)的多核CPU和SoC無法在沒有輔助的情況下獨立滿足這些要求，因而它們需要硬件加速器，通常是可重新編程的硬件加速器，用來預處理和卸載計算，以便提高系統(tǒng)的整體計算性能。
Steve認為：“算力的提升來自針對特定應用和數(shù)據(jù)集的體系結構。未來的微處理器將包括幾個僅能很好地執(zhí)行某一類計算的特定域的核，它們的性能會優(yōu)于通用核?！?/p>
Steve認為，不同應用對于計算的要求不同，如計算加速要求高能耗比，邊緣計算要求最低功耗，計算存儲需要低功耗低成本，5G要求低功耗高性能的可編程芯片，網(wǎng)絡加速和智能卡需要用于CPU卸載的高速率加速器，汽車駕駛需要低成本和低功耗的硬件加速。這些應用提出了一些共同的要求：高性能、低功耗、可編程的硬件加速器。
“FPGA是最適合AI/ML應用的硬件加速方式?！?Steve說道，“CPU在通用靈活性方面最佳，ASIC在專用領域最強，但應用上不夠靈活。GPU和FPGA是最適合AI/ML應用的，相比較，GPU更適合云端計算，F(xiàn)PGA更適合邊緣計算?！?/p>
Speedcore Gen4 eFPGA IP在增強的邏輯單元、Speedcore下一代的路由結構、AI/ML專用的DSP單元MLP三方面的進行了優(yōu)化，性能得到了跨越式提高，且更適合AI/ML應用。
Speedcore Gen4針對硬件加速做了很多架構上的改變，用于加減、比較的ALU從4-bit提高到8-bit；機器學習算法通常用到的MAX（）Bus maximum function 有8-bit，可以快速進行比較；LUT從4輸入擴展到6輸入，一些7輸入和8輸入函數(shù)在一層的邏輯就可以實現(xiàn)。
路由架構借由一種獨立的專用總線路由結構得到了增強。此外，在該路由結構中還有專用的總線多路復用器，可有效地創(chuàng)建分布式的、運行時可配置的交換網(wǎng)絡。這為高帶寬和低延遲應用提供了最佳的解決方案，并在業(yè)界首次實現(xiàn)了將網(wǎng)絡優(yōu)化應用于FPGA互連。
在Speedcore Gen4架構中，Achronix將機器學習處理器（MLP）添加到Speedcore可提供的資源邏輯庫單元模塊中。MLP模塊是一個完整的人工智能/機器學習計算引擎，支持定點和多個浮點數(shù)格式和精度。每個機器學習處理器包括一個循環(huán)寄存器文件（Cyclical Register File），它用來存儲重用的權重或數(shù)據(jù)。各個機器學習處理器與相鄰的機器學習處理器單元模塊和更大的存儲單元模塊緊密耦合，以提供最高的處理性能、每秒最高的操作次數(shù)和最低的功率分集。這些機器學習處理器支持各種定點和浮點格式，包括Bfloat16、16位、半精度、24位和單元塊浮點。用戶可以通過為其應用選擇最佳精度來實現(xiàn)精度和性能的均衡。
MLP模塊與存儲器緊密耦合，可以為人工智能和機器學習（AI / ML）應用提供了性能/功耗比最高和成本最低的解決方案。
為了補充機器學習處理器并提高人工智能/機器學習的計算密度，Speedcore Gen4查找表（LUT）可以實現(xiàn)比任何獨立FPGA芯片產(chǎn)品高出兩倍的乘法器。領先的獨立FPGA芯片在21個查找表可以中實現(xiàn)6x6乘法器，而Speedcore Gen4僅需在11個LUT中就可實現(xiàn)相同的功能，并可在1 GHz的速率上工作。
通過這些改變和加強，與上一代相比，Speedcore Gen4將性能提高了60％、功耗降低了50％、芯片面積減少65％，同時保留了原有的Speedcore eFPGA IP的功能，即可將可編程硬件加速功能引入廣泛的計算、網(wǎng)絡和存儲應用，實現(xiàn)接口協(xié)議橋接/轉換、算法加速和數(shù)據(jù)包處理。
據(jù)Steve介紹，第四代Speedcore eFPGA 7nm IP 目前已可提供，Achronix可在6周內(nèi)為客戶配置并提供Speedcore eFPGA IP和支持文件。采用臺積電7nm工藝節(jié)點的Speedcore Gen4將于2019年上半年投入量產(chǎn)，現(xiàn)在已經(jīng)可以提供軟件和支持其特定需求的Speedcore Gen4實例。此外，Achronix還將于2019年下半年提供用于臺積電16nm和12nm工藝節(jié)點的Speedcore Gen4 eFPGA IP。
